EDA三巨頭攜手台積電　推動AI與Chiplet設計創新

在台積電(TSMC)日前於美國舉行的年度開放創新平台(Open Innovation Platform，OIP)生態系論壇上，三大EDA業者所展示的設計工具，再次凸顯當前半導體產業的兩大主流趨勢：人工智慧(AI)與小晶片(chiplet)。這場OIP論壇集結多方合作夥伴，共同展示針對台積電最新製程節點與先進封裝技術的設計進展與突破。

EDA三巨頭——Cadence Design Systems、Siemens EDA與Synopsys分別在論壇中宣佈最新進展，涵蓋新一代AI設計流程，以及與多晶粒(multi-die)架構相關的3D IC、先進封裝與chiplet技術創新。AI與chiplet的發展相互呼應，共同為高效能AI與高效能運算(HPC)晶片鋪路，以支撐日益龐大的運算密集型工作負載。

在2025年OIP生態系論壇中，三大EDA業者展示了結合AI設計流程與先進封裝能力的完整工具鏈。

(來源：TSMC)

AI chiplet與EDA工具鏈

EDA三巨頭正與台積電密切合作，推動AI驅動的電路與系統設計，同時加速multi-die創新，讓chiplet不再僅是AMD、英特爾(Intel)與Nvidia等大型半導體公司的專屬技術，而是邁向更廣泛的商業化應用。

這些合作計畫同時揭示了2026年AI與chiplet相關技術的產品藍圖。此外，這同時也讓外界更清楚看到台積電在multi-die堆疊與先進封裝領域的持續演進，如何契合AI與chiplet時代的發展需求。

AI導入EDA設計流程

Cadence展示其針對台積電N2製程節點的AI驅動設計解決方案，重點聚焦於功耗、效能與面積(即PPA)的最佳化。台積電已驗證這些AI功能，包括自動化設計規則檢查(DRC)違規修正輔助，以加速設計收斂並提升使用N2製程開發AI晶片的效率。

此外，Cadence還展示了應用於數位設計流程的「Innovus+ AI助理」，展現AI驅動的實作能力。Innovus+能透過AI工具，將RTL合成與實作技術整合到單一平台，在簡化複雜設計流程的同時，提供穩健的PPA成果。

Cadence攜手台積電打造AI驅動的先進製程設計流程、矽驗整IP與3D IC解決方案。

(來源：Cadence)

另一方面，Synopsys與台積電也展開合作，聚焦於矽光子領域。雙方的目標在於為台積電的COUPE光子引擎技術建立AI最佳化的光子IC設計流程，進一步提升系統效能，並解決多波長與熱效應在multi-die與AI設計中的挑戰。

同樣地，Siemens EDA亦與台積電密切合作，利用其Calibre Vision AI軟體成功評估DRC生產力的提升。這項AI導向的計畫能自動分析並優先排序DRC違規項目，藉此大幅提高除錯效率。

台積電COUPE的AI最佳化光子設計流程，不僅能增進系統設計效能，也能有效處理多波長與熱效應需求。

(來源：Synopsys)

EDA工具鏈與chiplet進展

支援multi-die解決方案的EDA工具鏈，與台積電的3D堆疊、CoWoS封裝技術緊密結合。這些工具鏈橫跨異質整合的3D IC技術，以及支援超高速資料傳輸的矽光子解決方案。

Cadence指出，其3D IC解決方案已全面支援台積電3DFabric平台上的先進封裝與chiplet堆疊配置。3DFabric涵蓋3D矽堆疊與多種先進封裝技術，例如SoIC、CoWoS與InFO，能實現同質與異質晶片的高度整合。

目前Cadence的3D IC工具支援台積電N3、N2與A16製程節點。除此之外，雙方的合作還包括凸塊(bump)連接、multiple chiplet設計的實體實作與分析，以及智慧對準標記(smart alignment marker)的插入。

Siemens EDA同樣與台積電在3D IC領域深度合作，攜手為台積電的COUPE技術打造完整設計流程。此外，其Calibre3D Thermal軟體已獲得認證，可針對基於台積電3DFabric技術的設計進行靜態熱分析；而Calibre 3DSTACK Advanced軟體也已獲得認證，能提供精準的實體驗證解決方案。

Innovator3D IC促成一套自動化且經認證的工作流程，專為台積電的InFO封裝技術而設計。

(來源：Siemens EDA)

在加州聖塔克拉拉舉行的OIP論壇上，Synopsys與台積電的multi-die合作同樣成為焦點。其中，Synopsys的3DIC Compiler由於支援自動化UCIe與高頻寬記憶體(HBM)走線、矽穿孔(TSV)與凸塊規劃，以及multi-die設計簽核驗證的能力而備受矚目。

更進一步而言，3DIC Compiler是一個從探索到簽核的統一平台，全面支援台積電SoIC-X技術。其支援範疇包括3D堆疊設計、矽中介層以及與CoWoS技術相結合的橋接設計。

(參考原文：AI and Chiplets Prominent at TSMC OIP 2025，by Majeed Ahmad，Susan Hong編譯)

本文同步刊登於《電子工程專輯》雜誌2025年11-12月號

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