系統架構師的多晶片互連指南

在設計多晶片系統級封裝(SiP)時，最關鍵的決策之一往往也是最早需要做出的決策：系統如何分區。SiP中會包含多少顆裸晶？功能將如何在這些裸晶之間分配？是採用相對保守的分區方案，僅將系統單晶片(SoC)、I/O控制器和記憶體等分別集成在獨立裸晶上？還是轉向更激進的chiplet架構，將運算與控制功能分散到多個小型chiplet中？

在做出這些決策時，設計人員必須綜合考慮多個因素：功耗、性能和組裝成本是否達標；chiplet可獲得性、新裸晶設計帶來的影響，以及與現有系統和軟體的相容性。此外，還需評估設計資源、代工廠，以及封裝與測試環節的可用性和能力。

互連技術正是貫穿所有這些考量的核心議題之一。裸晶上互連(on-die interconnect)、裸晶間連接(die-to-die connection)、裸晶至基板連接(die-to-substrate connection)及其內部走線，各自屬於不同的技術層級，具有獨特的機械要求、功耗和時序特性，也對供應鏈產生了不同影響。

無論在系統設計中採用哪一類互連方式，都將深刻影響最終系統的性能表現和供應鏈結構。

層次結構

將這些技術視為一個互連層次結構，有助於理解其差異。從裸晶內部到PCB板，每一層的互連速度都逐漸變慢、密度降低、能效下降，同時連接跨度逐步增加。因此，每一層級都適用於特定場景，而並不適合所有用途。

圖1：多晶片封裝為設計人員提供了多層互連層次。

讓我們從最底層開始：裸晶內部互連。裸晶上多層金屬互連的特性已為晶片架構師和設計師所熟知，此處不再贅述。

在同一裸晶上，兩個相鄰模組之間可實現的低延遲、高頻寬、低功耗和高連接密度，是互連層級中其他任何層級都無法比擬。

就速度和能效而言，單裸晶SoC仍是最佳選擇。但單晶片SoC並非總是可行，如今，許多設計都將採用多晶片SiP。

在許多方面，裸晶堆疊是單晶片SoC的最佳替代方案。這也就引出了互連層級結構的下兩個層級：混合鍵合(hybrid bonding)和微凸塊(micropump)。

面對面

裸晶堆疊允許在裸晶表面之間建立直接電氣連接，從而形成極短的電氣通路。結合矽穿孔(TSV)技術——透過在裸晶中鑽孔並貫穿金屬層，實現訊號從頂部到底部的傳輸——堆疊多個裸晶，可達成高速、相對低功耗的互連。具體堆疊數量取決於製程能力和供應商支援。

目前主要有兩種面對面互連技術。其中，混合鍵合是最先進、最昂貴且實現難度最高的技術。在此製程中，一個已完成的裸晶會在其互連頂層之上覆蓋一層額外的氧化層。該氧化層可施加於正面或背面，接下來，對氧化物進行微影掩模並蝕刻，形成直達互連頂層銅接觸點的深孔。隨後，用銅將這些孔幾乎填充至頂部，並對表面進行高精度的平坦化處理。

將兩個經過上述處理的表面面對面壓合，使其內部填充銅的孔洞精確對齊。兩層氧化物表面發生化學鍵合，在兩個裸晶之間形成牢固的機械連接。隨後對整體結構進行加熱，促使銅填充部分膨脹並融合，若製程控制得當，便可形成可靠的電氣連接。該製程已在晶圓上晶圓(WoW)和晶圓上晶片(CoW)兩種製程中得到驗證。

這些混合鍵合實際上構成了另一個略厚且在某些製程細節上存在挑戰的互連層(圖2右)。因此，從電氣特性來看，幾乎相當於兩個裸晶的互連堆疊透過一個共用的頂層實現了合併。該製程能夠實現當今所有方法中最高的連接密度，其中WoW的互連間距可小至400nm，CoW的間距可小至2μm。由於其在延遲、頻寬和連接密度方面的表現與裸晶內部的上層金屬互連相當，因此在裸晶之間直接佈設晶片級匯流排、片上網路(NoC)，甚至對延遲要求不那麼敏感的流水線結構，都成為可行的設計選擇。

另一種更為常見的面對面連接技術是使用微凸塊(圖2左)：在頂層金屬的接觸點上沉積大量銅柱，通常還會覆蓋焊料以提升鍵合品質。相比混合鍵合，微凸塊對微影和平面化的要求顯著降低。

圖2：3D微凸塊堆疊(左)添加了一層互連層。3D堆疊(右)還添加了具有不同特性的層。

然而，微凸塊的電阻抗比混合鍵合連接更高，且實際最小間距約為20~40μm，導致單位面積內的連接數量更少。

這些限制雖然降低了堆疊裸晶之間可實現的頻寬，但尚未嚴重到完全無法在裸晶間佈設匯流排的程度。值得肯定的是，微凸塊技術已相當成熟，且在較大間距下對製程要求較低，為供應鏈管理和產品生命週期管理提供了更廣泛的選擇空間。

如果不堆疊呢？

然而，裸晶堆疊仍主要用於高頻寬記憶體(HBM)堆疊，以及大型資料中心CPU和GPU等高階產品。如今大多數SiP設計仍採用2.5D封裝：多個裸晶並排安裝在基板上。在2.5D架構中，互連情況與裸晶堆疊方案不同。

如果基板是矽中介層，則裸晶和中介層之間的連接仍可採用微凸塊。但當前中介層製造和組裝製程限制了最小凸塊間距約為25µm。

一旦訊號穿過微凸塊進入中介層，就會遭遇另一個嚴重瓶頸。中介層上的傳播延遲、訊號完整性挑戰，以及訊號間的時序偏差，使得在裸晶之間運作高速平行匯流排變得難以實現。因此，高頻寬訊號通常會被打包、編碼並序列化，基於UCIe或HBM等協定，在高速串列通道上傳輸。這種方式類似於在PCB板間使用PCIe傳輸資料。

這些通道的資料速率最高可達每條走線32GT/s，能耗可低至0.25pJ/bit。但隨著傳輸距離的增加，速度會下降，能耗也會增加。

最快的UCIe版本規定最大走線長度為2mm——裸晶必須幾乎緊貼，且通道的微凸塊需佈置在裸晶最邊緣。更寬鬆的UCIe版本可支援長達25mm的通路，但需增大凸塊間距，且資料速率明顯降低。

透過將16~64條走線組成一個集群，UCIe可在短距離內實現裸晶間非常高的傳輸速率。但這需要付出延遲代價。資料必須經過打包、編碼、並串轉換、跨基板傳輸、資料恢復、糾錯，以及串並轉換，才能到達目標裸晶。

系統設計人員必須確保裸晶間的高頻寬連接對延遲不敏感。流式資料傳輸類應用表現良好，但需要在嚴格時間預算內將隨機量資料傳輸到隨機位置的應用則可能遇到瓶頸。高速串列通道不是系統匯流排。

當然，除了矽中介層以外，還有其他基板技術。有機基板由於成本更低，供應鏈更成熟，廣泛用於主流封裝。但它在凸塊間距(通常使用類似PCB的C4凸塊)和單條走線最大速率方面均有所犧牲。

它多採用PCIe等高速串列標準，而非UCIe，或依賴專有收發器技術來部分彌補資料速率損失。玻璃基板的使用也正在探索中，其架構情況類似，間距、位元速率和功耗介於矽和有機材料之間。

全面規劃

決定採用多晶片SiP架構，意味著必須將互連層級結構納入系統設計的核心考量。關於系統磁碟分割——哪些功能應放在哪個裸晶上——的決策，必須充分評估各層級互連在頻寬、延遲和功耗方面的特性。

同時，還必須考慮現實因素，包括設計團隊的專業能力、製程成本以及供應可獲得性。因此，從專案早期階段就應讓專家參與分區決策。這些專家需具備扎實的技術知識，與晶圓廠及中介層製造商保持緊密合作，並熟悉在裸晶就緒後能夠承接SiP封裝與測試的廠商。

這種專業能力可以由企業內部自主培養，也可借助值得信賴的設計合作夥伴來獲取。然而，在當前快速演進的SiP設計與先進封裝領域，這類專業能力必不可少。

(參考原文：A System Architect’s Guide to Multi-Die Interconnect，by 陳望矜，EE Times China Franklin編譯)

本文原刊登於EE Times China網站

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