AMD論文透露正探索透過3D封裝擴增L2快取容量並降低延遲

AMD的3D V-Cache是透過3D封裝方式擴增L3快取容量，不過根據AMD專注研究快取架構的資深技術人員Carl Dietz發表的一篇「Balanced Latency Stacked Cache(平衡延遲堆疊快取)」的論文專利提到，AMD正探索透過3D封裝擴增L2快取並藉此實現更低的延遲。

AMD已經證實透過3D封裝擴增L3快取能夠提升CPU的性能，然而由於L2快取對延遲要求相當高，路徑的長度變化都會影響延遲，故AMD發表的論文就相當有意思。在Carl Dietz論文的論述提到，透過3D封裝將L2快取進行堆疊，相對現行平面配置的快取約14個時脈週期的延遲，透過3D垂直封裝可縮減快取至CPU間的路徑，理論上可使快取延遲週期減少到12個時脈週期。

Carl Dietz還提到多種快取封裝方式，包括僅封裝L2快取，將同一個快取用於L2與L3，或獨立封裝用於L2及L3的快取，根據專利示意圖，AMD可在一個處理器透過3D封裝配置高達16個快取晶片。

但AMD最後會不會實作這項技術，仍舊取決於成本、良率、散熱與效益等條件，不過更大的L2快取當然是有助提升指令獲取的速度與降低L3快取負擔，而藉由3D封裝亦可實現比平面配置更大的快取容量，這也是這項技術的願景所在。